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 · Verilog时序信号生成 0 3.85 MB ★★★★★ 2017/11/14
雷达控制器实例,Verilog实现 包含控制信号检测,控制信号转换,发射时序信号生成等control_sig_conv.bsfcontrol_sig_conv.vcontrol_sig_conv.v.bakcontrol_sig_detect.bsfcontrol_sig_detect.vcontrol_sig_dete...
 · Verilog时钟脉冲产生器 7 1.29 KB ★★★★★ 2017/09/15
支持外触发,可配置脉冲数目和宽度的时钟脉冲产生器,verilog编写,modelsim仿真没问题!pulse_gen.vtb.v
 · TLV1544的verilog代码 2 965.14 KB ★★★★★ 2017/05/10
TLV1544的verilog代码iseconfig\TLC1544_ctrl.xreportiseconfig\TLV1544.projectmgrTLC1544_ctrl.cmd_logTLC1544_ctrl.lsoTLC1544_ctrl.ngcTLC1544_ctrl.ngrTLC1544_ctrl.prjTLC1544_ctrl.stxTLC1544_ctrl.syrTL...
 · TLC5620的verilog代码 3 973.71 KB ★★★★★ 2017/05/10
iseconfig\TLC5620.projectmgriseconfig\TLC5620_CTRL.xreportTLC5620.giseTLC5620.xiseTLC5620_CTRL.cmd_logTLC5620_CTRL.fdoTLC5620_CTRL.lsoTLC5620_CTRL.ngcTLC5620_CTRL.ngrTLC5620_CTRL.prjTLC5620_CTRL.s...
 · 基于Verilog的FPGA设计基础 0 18.66 MB ★★★★★ 2017/03/28
基于Verilog的FPGA设计基础第一章 绪论第二章 可编程逻辑器件第三章 FPGA设计入门第四章 设计验证第五章 ModelSim工具介绍
 · FPGA 串口发送16位数据 22 3.31 MB ★★★★★ 2017/01/04
FPGA 通过串口在PC机上显示16位数据。comm_sendPort.execounter.vcounter.v.bakdata.Datdbdb\logic_util_heursitic.datdb\prev_cmp_tx_demo.qmsgdb\tx_demo.(0).cnf.cdbdb\tx_demo.(0).cnf.hdbdb\tx_demo.(1).cn...
 · ad9858的Verilog控制程序源代码 11 166.97 KB ★★★★★ 2016/12/14
ad9858的控制程序源代码,已经经过试验验证,可以正常产生正斜率和负斜率的线性调频信号,如果自己加以完善,可以轻松实现其他功能att.bsfatt.vatt.v.bakatt.vPreviewdb\logic_util_heursitic.datdb\prev_cmp_rfs-1....
 · 利用verilog实现图像旋转 22 4.75 MB ★★★★★ 2016/09/17
基于xilinx 的图像任意角度旋转的设计。本程序是基于XILINX公司的ISE实现的ImageRotate\.lsoImageRotate\bitgen.xmsgsImageRotate\device_usage_statistics.htmlImageRotate\fuse.logImageRotate\imagerotate.bg...
 · 跳频FPGA实现 2 1.12 MB ★★★★★ 2016/09/01
跳频FPGA实现,包含完整的原理图altpll0.bsfaltpll0.ppfaltpll0.qipaltpll0.valtpll0_bb.valtpll0_wave0.jpgaltpll0_waveforms.htmlfm.asm.rptfm.bdffm.donefm.dpffm.fit.rptfm.fit.summaryfm.flow.rptfm.jdifm....
 · ADS8515的verilog驱动 19 4.8 MB ★★★★★ 2016/03/31
ADS8515的verilog驱动,包括整个quartus ii的工程,和modelsim仿真,以及芯片的资料手册。亲测可用,原创。code\ADS_8515.vcode\ads_8515_test.vcode\ads_8515_test.v.bakcode\SMdisplay_index\dec2bcd.vcode\SM...
 · 单时钟周期CPU设计 3 2.3 MB ★★★★★ 2015/12/16
单时钟周期CPU,内附测试指令以及波形图CPU_single\CPU_single.doneCPU_single\CPU_single.flow.rptCPU_single\CPU_single.map.rptCPU_single\CPU_single.map.smsgCPU_single\CPU_single.map.summaryCPU_single\...
 · DSP指令SUBC的全定制设计与实现(全定制) 0 15.63 MB ★★★★★ 2015/09/27
在0.13um工艺下用全定制方法实现TSMC320C62X的一条或数条指令:采用层次式设计方法完成电路图的设计,提取电路图的等价功能模型,在Verilog级进行功能验证;基于Hspice或NanoSim对电路图进行延时分析与优化;采用...
 · VerilogHDL那些事儿-建模篇(for DB4CE15) 176 8.61 MB ★★★★★ 2014/11/24
学习 Verilog HDL 和 FPGA 之间,始终会出现一组群体,他们都是徘徊在学习的边缘。在他们的心中一直回响着这样的一个问题:“我在学什么,为什么不管我怎么学,我都没有实感 ... ” 没错这就是初学 Verilog HDL ...
 · verilog HDL 的编码风格 201 495.6 KB ★★★★★ 2014/09/27
以下是我本人在编写verilog 时采用的编码风格,该风格也是某个大公司所建议采用的veilog HDL 编写风格的一部分,来和大家分享一下。当然编码规范不是唯一的。一、信号变量的命名信号变量的命名原则是取信号英文名...
 · 常用逻辑的Verilog HDL 实现 90 1.53 MB ★★★★★ 2014/07/11
11.1 时钟处理电路的Verilog HDL 实现11.1.1 整数分频模块11.1.2 非整数分频模块11.1.3 同步整形电路11.2 乘加运算的Verilog HDL 实现11.2.1 加法器的Verilog HDL 实现11.2.2 乘法器的Verilog HDL 实现11.2.3 数...
 · verilog红外遥控信号的接收 56 1.37 KB ★★★★★ 2014/07/02
基于FPGA的红外遥控信号的接收,并通过led显示接收的信号,verilog hdl 语言编写。remote_rcv.v
 · Verilog贪吃蛇小游戏 371 2.84 MB ★★★★★ 2014/06/22
贪吃蛇.pdf贪吃蛇QuartusII.zipFPGA引脚配置.pdf
 · FPGA实现的流水灯实验 180 3.1 MB ★★★★★ 2014/05/25
用FPGA实现的流水灯实验,经过本人测试完整的。4个led实验,采用Verilog语言编写的。Led.asm.rptLed.cdfLed.doneLed.eda.rptLed.fit.rptLed.fit.smsgLed.fit.summaryLed.flow.rptLed.map.rptLed.map.summaryLed....
 · xilinx DDR2 IP的verilog 代码 764 4.35 MB ★★★★★ 2013/12/30
ddr2_top.bgnddr2_top.bitddr2_top.bldddr2_top.cfiddr2_top.cmd_logddr2_top.drcddr2_top.lsoddr2_top.mcsddr2_top.ncdddr2_top.ngcddr2_top.ngdddr2_top.ngrddr2_top.padddr2_top.parddr2_top.pcfddr2_top.prj...
 · verilog 串口 "hello world" 源程序 65 6.71 KB ★★★★★ 2013/11/22
UART_CTL.v 顶层文件UART_RX.v 接收模块UART_TX.v 发送模块DIGITAL_TUBE_CTL.v 将从串口收到的数字显示到数码管上功能:上电从串口以 115022 的波特率打印出 “hello world ” 到超级终端, 如果在超级终端...
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